PCIe 2.0 Controller IP

北京博原科技的PCI Express 2.0控制器IP核，提供高带宽、高可靠性的PCIe控制器软核解决方案，支持多种链路速度和链路宽度配置，满足不同场景下的应用需求。IP核物理层接口符合PIPE2.0协议标准，发送/接收均衡接口兼容Xilinx PCIe PHY IP v1.0。

关键特征：

• 支持链路速度配置：2.5 GT/s, 5.0 GT/s
• 支持链路宽度配置：x1, x2, x4
• 支持上下游配置：Root port, End Point
• 支持最大负载: 128B/256B/512B/1024B
• 物理层接口：符合PIPE3.0协议标准
• 8 GT/s均衡接口：兼容Xilinx PCIe PHY IP v1.0
• 用户接口：两组4通道标准AXI Stream总线。数据位宽为128bit，频率为125MHz
• 支持全双工通信
• 传输层流控：可配置
• 链路层数据缓冲Buffer：可配置
• 链路层采用独有的重发算法，使得TX Buffer和Replay Buffer复用。灵活的重发机制确保数据快速成功重传
• 链路层接收端支持TLP Straddled模式，允许当前TLP尾部和下一TLP头部重合在同一周期
• 双时钟设计，链路层LCRC运行在用户时钟域uclk，更易获得时钟收敛
• MAC层去抖动算法支持最大5个Symbol Time
• 支持数据链路层直连模式，允许用户自定义传输层

应用范围

支持数据运算和数据传输应用，尤其适合高性能、低成本、易升级维护和高可靠性要求的应用场景:

• 插入式运算卡
• 芯片直连卡
• 网络接口卡
• 有线/无线通信卡
• 数据通信网络
• 无线通信网络

结构示意图

实现示例 A: Xilinx "xc7z035ffg676-2"

PCIe2.0 Core采用以下配置：

• 最大负载-512B
• 链路速度-5.0GB/s，链路宽度-x4
• 传输层发送RAM-8KB，传输层接收RAM-8KB。

应用层采用NVMe Host IP v21.10:

Table A-1. Synthesis Resource Estimation (Vivado 2019.2)

Resource	Estimation	Available	Utilization %
LUT	10985	171900	6.39
LUT RAM	172	70400	0.24
FF	12532	343800	3.65
BRAM	8	500	1.60

Table A-2. NVMe Host Application I/O Test using Samsung 970 Pro 1TB

I/O	4MB	8MB	16MB	32MB
Read	1400 MB/s	1416 MB/s	1424 MB/s	1428 MB/s
Write	1486 MB/s	1491 MB/s	1493 MB/s	1494 MB/s

注：测试受到链路稳定性影响，以上测试数据使用“黑金AX7350开发板”。 例如链路在数据传输时收到电磁干扰导致LCRC校验出错，会触发链路Replay，进而对性能造成较大影响。 同时，SSD ECC译码结果也会造成读性能波动，有关SSD性能参数请咨询SSD厂商。 测试数据基于较为理想的运行环境，仅供参考，博原科技不对用户系统最终性能提供任何保证。

技术支持

从交货日起提供为期6个工作月的免费技术支持，包括电话咨询和电子邮件咨询。技术问题响应时间不超过三个工作日。

功能及时序验证

IP核在发布前，已经通过了大量的仿真，以及必要的FPGA验证。

授权内容

IP核授权方式和技术文件：

• FPGA网表(EDIF)
• 完整的仿真或测试平台
• 综合脚本
• 用户手册，测试报告等技术文档
• 软件驱动，测试例程
• FPGA工程示例

评估/购买：

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